零基础学FPGA设计：理解硬件编程思想

参考文献

16.7 小结

16.6 浮点乘法器设计

16.5 根据芯片结构制定设计方案

16.4 利用移位相加实现乘法运算

16.3 合理利用时钟使能信号设计

16.2 复位信号的处理方法

16.1 默认引脚状态设置

第16章 常用的FPGA设计技巧

15.4 小结

15.3 采用GAO调试串口通信程序

15.2 GAO的使用流程

15.1 在线逻辑分析仪的优势

第15章 采用在线逻辑分析仪调试程序

14.5 小结

14.4 存储器IP核

14.3 乘法器IP核

14.2 时钟IP核

14.1 FPGA设计中的“拿来主义”——使用IP核

第14章 采用IP核设计

13.4 小结

13.3 速度与面积的取舍

13.2 时序约束方法

13.1 电路的速度极限

第13章 基本的时序约束方法

04 提高篇

12.5 小结

12.4 序列检测器的状态机描述方法

12.3 计数器电路的状态机描述方法

12.2 状态机的Verilog设计方法

12.1 有限状态机的概念

第12章 对状态机的讨论

11.5 小结

11.4 采用串口控制秒表电路

11.3 串口通信电路Verilog HDL设计

11.2 串口硬件电路原理分析

11.1 RS-232串口通信的概念

第11章 应用广泛的串口通信电路

10.5 小结

10.4 完整的电子琴电路设计

10.3 自动演奏乐曲《梁祝》

10.2 琴键功能电路设计

10.1 音符产生原理

第10章 简易电子琴电路设计

9.4 小结

9.3 数字密码锁功能子模块设计

9.2 规划好数字密码锁的功能模块

9.1 数字密码锁的功能描述

第9章 数字密码锁电路设计

8.6 小结

8.5 按键消抖模块的Verilog HDL设计

8.4 秒表计数模块的Verilog HDL设计

8.3 设计一个完善的数码管显示模块

8.2 顶层文件的Verilog HDL设计

8.1 设定一个目标——4位秒表电路

第8章 设计简洁美观的秒表电路

03 入门篇

7.6 小结

7.5 呼吸灯电路设计

7.4 Verilog的本质是并行语言

7.3 计数器是流水灯的核心

7.2 十进制计数器

7.1 简单的十六进制计数器

第7章 时序逻辑电路的精华——计数器

6.6 小结

6.5 任意序列检测器——感受D触发器的强大

6.4 连续序列检测电路——边沿检测电路的升级

6.3 初试牛刀——边沿检测电路设计

6.2 D触发器的描述方法

6.1 深入理解D触发器

第6章 时序逻辑电路的灵魂——D触发器

5.6 小结

5.5 数码管静态显示电路设计

5.4 典型组合逻辑电路Verilog HDL设计

5.3 ModelSim仿真电路功能

5.2 设计复杂一点的投票电路

5.1 从最简单的与非门电路开始

第5章 从组合逻辑电路学起

4.6 小结

4.5 程序文件下载

4.4 流水灯的设计输入

4.3 读懂电路原理图

4.2 流水灯设计实例要求

4.1 FPGA设计流程

第4章 FPGA设计流程——LED流水灯电路

02 初识篇

3.4 小结

3.3 Verilog HDL基本语法

3.2 开发平台CGD100简介

3.1 安装FPGA开发环境

第3章 准备好开发环境

2.6 小结

2.5 工程中如何选择FPGA器件

2.4 FPGA与其他处理平台的比较

2.3 FPGA的结构

2.2 FPGA的发展趋势

2.1 可编程逻辑器件的历史

第2章 可编程逻辑器件基础

1.5 小结

1.4 时序逻辑电路基础

1.3 组合逻辑电路基础

1.2 布尔代数

1.1 数字逻辑和逻辑电平

第1章 必备的数字逻辑电路知识

01 基础篇

前言

作者简介

内容简介

版权信息

封面

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版权信息

内容简介

作者简介

前言

01 基础篇

第1章 必备的数字逻辑电路知识

1.1 数字逻辑和逻辑电平

1.2 布尔代数

1.3 组合逻辑电路基础

1.4 时序逻辑电路基础

1.5 小结

第2章 可编程逻辑器件基础

2.1 可编程逻辑器件的历史

2.2 FPGA的发展趋势

2.3 FPGA的结构

2.4 FPGA与其他处理平台的比较

2.5 工程中如何选择FPGA器件

2.6 小结

第3章 准备好开发环境

3.1 安装FPGA开发环境

3.2 开发平台CGD100简介

3.3 Verilog HDL基本语法

3.4 小结

02 初识篇

第4章 FPGA设计流程——LED流水灯电路

4.1 FPGA设计流程

4.2 流水灯设计实例要求

4.3 读懂电路原理图

4.4 流水灯的设计输入

4.5 程序文件下载

4.6 小结

第5章 从组合逻辑电路学起

5.1 从最简单的与非门电路开始

5.2 设计复杂一点的投票电路

5.3 ModelSim仿真电路功能

5.4 典型组合逻辑电路Verilog HDL设计

5.5 数码管静态显示电路设计

5.6 小结

第6章 时序逻辑电路的灵魂——D触发器

6.1 深入理解D触发器

6.2 D触发器的描述方法

6.3 初试牛刀——边沿检测电路设计

6.4 连续序列检测电路——边沿检测电路的升级

6.5 任意序列检测器——感受D触发器的强大

6.6 小结

第7章 时序逻辑电路的精华——计数器

7.1 简单的十六进制计数器

7.2 十进制计数器

7.3 计数器是流水灯的核心

7.4 Verilog的本质是并行语言

7.5 呼吸灯电路设计

7.6 小结

03 入门篇

第8章 设计简洁美观的秒表电路

8.1 设定一个目标——4位秒表电路

8.2 顶层文件的Verilog HDL设计

8.3 设计一个完善的数码管显示模块

8.4 秒表计数模块的Verilog HDL设计

8.5 按键消抖模块的Verilog HDL设计

8.6 小结

第9章 数字密码锁电路设计

9.1 数字密码锁的功能描述

9.2 规划好数字密码锁的功能模块

9.3 数字密码锁功能子模块设计

9.4 小结

第10章 简易电子琴电路设计

10.1 音符产生原理

10.2 琴键功能电路设计

10.3 自动演奏乐曲《梁祝》

10.4 完整的电子琴电路设计

10.5 小结

第11章 应用广泛的串口通信电路

11.1 RS-232串口通信的概念

11.2 串口硬件电路原理分析

11.3 串口通信电路Verilog HDL设计

11.4 采用串口控制秒表电路

11.5 小结

第12章 对状态机的讨论

12.1 有限状态机的概念

12.2 状态机的Verilog设计方法

12.3 计数器电路的状态机描述方法

12.4 序列检测器的状态机描述方法

12.5 小结

04 提高篇

第13章 基本的时序约束方法

13.1 电路的速度极限

13.2 时序约束方法

13.3 速度与面积的取舍

13.4 小结

第14章 采用IP核设计

14.1 FPGA设计中的“拿来主义”——使用IP核

14.2 时钟IP核

14.3 乘法器IP核

14.4 存储器IP核

14.5 小结

第15章 采用在线逻辑分析仪调试程序

15.1 在线逻辑分析仪的优势

15.2 GAO的使用流程

15.3 采用GAO调试串口通信程序

15.4 小结

第16章 常用的FPGA设计技巧

16.1 默认引脚状态设置

16.2 复位信号的处理方法

16.3 合理利用时钟使能信号设计

16.4 利用移位相加实现乘法运算

16.5 根据芯片结构制定设计方案

16.6 浮点乘法器设计

16.7 小结

参考文献